PLL时钟是什么 pll时钟约束

PLL时钟是通过锁相环使得不同的数据采集板卡共享同一个采样的时钟。

PLL为锁相回路或锁相环，用来统一整合时脉讯号，使高频器件正常工作，如内存的存取资料等。PLL用于振荡器中的反馈技术，许多电子设备要正常工作，通常需要外部的输入信号与内部的振荡信号同步。通过锁相环使得不同的数据采集板卡共享同一个采样的时钟就是PLL时钟。

语音朗读